以可程式化邏輯閘陣列開發矩陣解法器

本研究提出兩種以FPGA實作矩陣解法器方法,分為以VHDL直接設計硬體解法器,和編程軟核處理器MicroBlaze設計解法器嵌入式系統。為發揮FPGA的平行特性,我們根據迭代式演算法Jacobi Iteration平行特性設計管線式連乘加器架構,並探討序列式演算法Gauss-Jordan Elimination的問題複雜度與演算法平行限制。矩陣資料I/O方面,本研究採取序列式傳輸協定,由個人電腦端應用程式透過RS232埠傳送矩陣數據並接收FPGA回傳數據。硬體解法器與嵌入式系統之軟體解法器皆採用序列式演算法,可求解不固定維度之32位元浮點數矩陣,並且計算時間都呈現符合n3問題複雜度。受到記憶體容量限制,硬體解法器驗證之最大矩陣維度為63,可在16.15毫秒內求解完畢,軟體解法器最大驗證維度則為50,所需時間為0.18秒。序列式演算法之硬體解法器與解法器嵌入式系統成功地提供了在CPU以外求解矩陣的兩種解決方案,硬體解法器可獲得較好的計算效率,而解法器嵌入式系統方案則有較短的開發流程。本研究所提出之迭代演算法硬體平行架構雖未加以驗證,但希望在未來修正適當的記憶體元件規劃,求得此演算法之平行效率。

作者:丁久棻